論理回路デザイン
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ポリシー

論理記述言語


verilog HDL(IEEE1364-1995)を使用します。

変数・モジュールの命名


キャメルケースのルールを基本に命名します。

接続


上位階層において、モジュールの相互接続が分かるように接頭辞を付けます。

モジュール

環境変数

パラメータ

FFの記述

組み合わせ回路の記述

その他

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[1]
言語と記述スタイルには、設計データの一貫性を図り相互参照を容易にして開発効率を上げる考え方と、個人の経験やポリシーなどの独自性を重視してボトムアップで早期に開発する考え方があります。

継続的な資産共有化(メインテナンスや再利用)の観点から言うと前者が合理的ですが、開発状況によってはローカルルールを適応し自由度を上げてバランスを取らざるを得ません。さらに、どこまでルールを作ればいいのかという難しさもあります。

ここでは、我々が採用しているRTL設計スタイルを一指標として示し、大抵は触れられない記述スタイルのたたき台として、それぞれ個別に議論して頂こうと思います。
[2]
個人的な観点で言うと、設計スタイルを押し付けられるのはまっぴらですよね。特に高度なスキルを持つ技術者ほどそうだと思います。

ただ、マネージャーになって全体を管理すると、バラバラな記述スタイルでは把握に時間がかかったり、見逃したり、最悪チェックする気にもならなくなるものです。

皆さんが、マネージャになった気分で共通スタイルを提案しシステムを完成させれば、きっと満足するものが出来上がると確信します。また、他人の回路設計も一目瞭然となれば、見てチェックする気になるでしょう。
[3]
スタイルなどは気にしないと言う人、逆に文字の語感やタブ位置などの細部に凝る人、人それぞれです。寄せ集めになると組み立て時や後のメインテナンスが大変です。著作権ではありませんが、根こそぎ後で変えるより最初にしっかりルールを作った方が得策でしょう。蛇足ですが、前者の人は創造が得意、後者の人は仕上げが得意、てなことはなさそうなので後者の方が望ましいとは思います。 何事も揃ってないと気がすまないのです。そういう人は論理構造もきっちり整理して考える人なので、バグも少なく、コーディングも早いと感じます。